（原标题：闪存，突破400层）

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来源：本文编译自pcwatch。

在非易失性存储器领域，3D NAND闪存正变得越来越复杂。三星电子将发布1Tbit 3D NAND闪存，将字线（存储单元）层数增加到400多层（4XX层）。内存密度相当高，达到28.2Gbit/mm2。多值存储采用TLC方法。采用一种新工艺，将存储单元阵列和外围电路制作在单独的晶圆上，然后将它们键合在一起。输入输出接口的最大传输速度高达5.6Gbps。

Kioxia 和西部数据的联合开发团队将报告一款 1Tbit 3D NAND 闪存，其字线层数增加到 332 个。内存密度高达29Gbit/mm2。多值存储采用TLC方法。输入输出接口最大传输速度为4.8Gbps。

SK海力士开发出2Tbit 3D NAND闪存，将字线层数提升至321层，并采用QLC方式进行多值存储。编程速度为75MB/s，对于QLC方法来说，这个速度很高。输入输出接口最大传输速度为3.2Gbps。

三星正在开发400多层3D NAND

三星目前正在开发286 层的第九代 3D NAND ，并且正在开发 400 层技术。

这是通过 2025 年 IEEE 国际固态电路会议议程发布透露的。2 月 19 日的第 30.1 届会议第 65 页的标题为“具有 5.6Gb/s/pin IO 的 28Gb/mm2 4XX 层 1Tb 3b/cell WF-Bonding 3D-NAND 闪存”，其中的论文由三星团队撰写。

这款 1 兆位 NAND 芯片的密度为 28 Gb/mm 2，层数超过 400 层，采用三级单元 (3b) 格式，将成为三星 V-NAND 技术的第十代产品。第九代芯片采用双串堆叠，有 2 x 143 层，有 TLC 和QLC（4 位/单元）两种格式。第九代 V-NAND 支持高达 3.2 Gbps 的数据速度，而新的 400 层以上技术则支持每针 5.6 Gbps，速度提高了 75%。该速度似乎既适合 PCIe 5，也适合两倍快的 PCIe 6 互连。

“WF-Bonding” 是指晶圆到晶圆的键合，其中两个单独的 NAND 晶圆（其上已制造单元和/或电路）相互连接。这种键合使每个晶圆的制造工艺在可扩展性、性能和产量方面得到优化。

生产层数最高的是 SK 海力士，为 321 层，其次是三星，为 286 层，美光为 276 层。西部数据和铠侠的 BiCS 工艺有 218 层，正在开发 300 多层的 BiCS 9 代。SK 海力士的 Solidigm 子公司凭借其 QLC 格式的 192 层技术，可以说又回到了层数黑暗时代，尽管它刚刚宣布使用这种 3D NAND 推出一款高容量122 TB SSD。中国的长江存储即将推出一款 300 层芯片。

我们知道一些存储供应商一直在讨论 256 TB 驱动器，并假设这些驱动器将使用比目前更先进的层数。三星现有的 QLC BM1743 SSD 容量为 61.44 TB，由 176 层构建；这是其第七代 V-NAND。借助三星 V9 的 286 层和 V10 的 400+ 层，256 TB 甚至 512 TB 等更高容量成为可能，以及用于智能手机、车辆 ADAS 系统等的更高容量嵌入式 SSD。

我们不知道三星 400 多层 NAND 芯片是否会投入生产以及何时投入生产。这将由新管理层决定。

SK海力士正在开发400层以上的NAND，计划于2025年实现量产

据韩国媒体TheElec透露，SK 海力士一直在探索在超低温下制造 3D NAND 的潜力，这可能使这家韩国内存巨头能够生产超过 400 层的新一代产品，并计划于2025年量产。

据报道，SK海力士并未在自己的晶圆厂进行测试，而是将测试晶圆送往东京电子（TEL），以测试后者最新的低温蚀刻设备的性能。与通常在0~30°C下运行的现有设备不同，这家日本晶圆厂设备制造商的新型蚀刻设备能够在-70°C下进行高速蚀刻。

据TEL新闻稿称，其最新的内存通道孔蚀刻技术仅用33分钟便可实现10微米深的高深宽比蚀刻，与之前的技术相比，还可将全球变暖潜能值降低84%。

报道援引业内人士的话称，SK海力士计划在321层NAND中采用三层堆叠结构。然而，在深通道孔蚀刻方面，实现均匀性是一项重大挑战。因此，由于蚀刻垂直孔的难度相当大，因此公司通常采用双层甚至三层堆叠结构进行3D NAND制造。

借助 TEL 的新蚀刻设备，未来可能能够制造出超过 400 层的 3D NAND，即使是堆叠层数较少的结构，也能让内存制造商通过简化流程来降低成本。SK Hynix 的目标是生产超过 400 层的 3D NAND 产品，这些 NAND 芯片可能根据其性能采用单层或双层堆叠结构。

Kioxia的目标是到2031年量产1000层3D NAND

据Xtech Nikkei报道，Kioxia 首席技术官宫岛秀文表示，该公司计划到 2031 年大规模生产层数超过 1,000 层的 3D NAND 存储器。在东京城市大学第 71 届应用物理学会春季会议的演讲中，宫岛讨论了在 3D NAND 设备中实现层数超过 1,000 的技术挑战和解决方案。

如今，增加 3D NAND 设备中的活动层数量是提高闪存记录密度的最佳方法，因此所有 3D NAND 制造商都努力每隔 1.5 到 2 年通过新工艺节点来实现这一目标。每个新节点都会带来一些挑战，因为 3D NAND 制造商必须增加层数并在横向和纵向缩小 NAND 单元。此工艺要求制造商在每个新节点上采用新材料，这是一项重大的研发挑战。

如今，铠侠最好的 3D NAND 设备是 第 8 代 BiCS 3D NAND 内存 ，具有 218 个活动层和 3.2 GT/s 接口（于 2023 年 3 月首次推出）。这一代引入了一种新颖的 CBA（CMOS 直接键合到阵列）架构，该架构涉及使用最合适的工艺技术分别制造 3D NAND 单元阵列晶圆和 I/O CMOS 晶圆并将它们键合在一起。结果是具有增强的位密度和改进的 NAND I/O 速度的产品，这确保了该内存可用于构建 最好的 SSD。

与此同时，铠侠及其制造合作伙伴西部数据尚未披露有关 CBA 架构的具体信息，例如 I/O CMOS 晶圆是否包括额外的 NAND 外围电路，如页面缓冲器、感测放大器和电荷泵。通过分别生产存储单元和外围电路，制造商可以为每个组件利用最高效的工艺技术，从而在行业向串堆叠等方法发展时带来更多优势，串堆叠肯定会用于 1,000 层 3D NAND。

迈向1000层3D NAND之路

想象一下，如果有人告诉你，他们需要将物体所需的空间缩小五倍，同时将其能力提高两倍以上。现在进一步想象一下，物体的厚度只有 100 纳米。这是一个相当艰巨的挑战，不是吗？

从本质上讲，这就是试图大幅提高 3D NAND 芯片容量所需要做的事情，3D NAND 芯片是固态硬盘 (SSD)、闪存卡以及几乎所有现代计算设备中使用的关键存储组件。NAND 内存是一种非易失性内存（即即使断电也能继续存储值），它提供了一种经济高效且可靠的方法来存储大量数据。

从技术上讲，NAND 是一种电子可擦除可编程只读存储器 (EEPROM)，是一种闪存，其名称来自 NAND 逻辑门。NAND 的工作方式是使用一系列浮栅晶体管来“阻止”电路中保持电荷的电子，从而使它们即使在没有电源连接的情况下也能继续存储值。

在 NAND 芯片发展的早期，即从 20 世纪 90 年代开始，人们通过一种称为“蚀刻”的工艺在平坦的 2D 半导体晶圆上雕刻出单个孔或内存通道。之后，人们通过一种称为沉积的工艺在晶圆上和孔中沉积各种薄膜和金属，以创建存储电子所需的晶体管。随着容量需求的增加，人们发现可以将这些材料的薄层堆叠在一起，以形成更深的孔，从而允许每个孔容纳更多的晶体管、更多的电子和更多的单个比特。从 2013 年开始，业界首次出现了所谓的 3D NAND，其首批版本包含 24 层这些材料。

在当今的生成式人工智能世界中，对存储设备的容量需求已大幅增加。OpenAI 的 GPT-4 等大型语言模型由近 2 万亿个参数构建而成，并基于来自多个庞大数据集的约 13 万亿个标记进行训练。未来版本预计将大几倍。因此，尽管 3D NAND 技术已经发展到从制造角度来看 200 层以上已被视为最先进的水平，但这还远远不够。新的行业目标是到 2030 年达到令人印象深刻的 1,000 层。

引领这些努力的是 Lam Research，这是一家成立于 1980 年的半导体制造设备公司，十多年来一直是 3D NAND 设备领域的领导者。特别是对于 3D NAND 市场，Lam 的大部分精力都集中在改进蚀刻工艺上，以使这些内存通道“孔”更深、更一致，并且能够更紧密地放置在一起。

此外，该公司还致力于制造更薄的材料层，并将其沉积在晶圆上，这是制造工艺的一部分。这一点至关重要，因为蚀刻通道的宽度和深度之比（称为纵横比）需要保持在有限的范围内，否则可能会引起问题。特别是，如果层数没有保持极薄，由于沉积过程中大量重叠的薄膜会产生应力，基础半导体晶圆可能会弯曲并影响 NAND 芯片的性能。令人惊讶的是，挑战的一部分是让 1,000 层的高度与当前的 200 层芯片差不多。除此之外，Lam 还创造了更低电阻的金属，使连接更薄，连接速度更快。

事实证明，增加 NAND 容量需要在三个不同的方面扩展制造工艺：垂直方面，用于更深且更易于堆叠的字线层；横向方面，用于在每层创建更多存储通道单元；逻辑方面，通过增加每个单元可存储的位数。提高蚀刻孔的质量和一致性是扩展这三个方面的关键因素，因此该公司重点关注这一点。

目标是创建所谓的高纵横比 (HAR) 通道，即蚀刻孔，其宽度和深度之间存在较大的百分比差异。当今先进的 3D NAND 芯片中的内存通道的高度可以是宽度的 50 倍，直径相当于人类头发的 1/1000 。从化学和物理角度来看，在每个晶圆上蚀刻数万亿个这样的通道，这些通道彼此非常接近，并且随着时间的推移，这些通道变得越来越薄，这是一项极具挑战性的工作。

Lam Research 发现，解决方案是通过一种称为低温蚀刻的工艺，该工艺可大幅降低晶圆的温度，并允许使用新的等离子化学物质，从而提供更好的表面覆盖率和更高的纵横比蚀刻能力。Lam 的低温蚀刻采用脉冲功率等离子技术，该技术利用极短脉冲中不断增加的峰值功率来驱动离子进行更深、更精确、更可控的蚀刻。Lam 于 2019 年推出了用于大批量 NAND 生产的第一代低温蚀刻工具，自那时起，近 1,000 个蚀刻室已生产了 500 多万片晶圆。

现在，Lam 推出了第三代低温蚀刻技术 Lam Cryo 3.0，该技术在峰峰值电压处理、高离子能量约束等离子反应器、脉冲等离子技术、专利工艺化学等方面都有了重大改进。这些改进使 Cryo 3.0 能够生产出形状完美、间距紧密且易于堆叠的通道，而这些通道是未来几代 3D NAND 所必需的。与非低温蚀刻机相比，Lam Cryo 3.0 不仅将内存通道轮廓的精度和均匀性（即孔的一致性和“直线度”）提高了 2 倍，而且蚀刻过程的速度也提高了 2.5 倍。这些改进结合起来，可以实现更大的容量和更低的每位成本，而这些对于满足 GenAI 和相关应用目前巨大的存储需求至关重要。

在通往 1,000 层 3D NAND 芯片的道路上，特别值得注意的是，为了实现这一目标，必须同时进行多项改进。这不仅仅是减小一个元素的尺寸或增加另一个元素的密度，而是要将所有这些改进结合在一起，尽管一个领域的进步可能会使另一个领域的发展变得更加困难。考虑到这些努力只是在相对较少的原子范围内进行的测量，这一过程就更加令人印象深刻了。不过，最终，像 Lam Research 这样的公司在 3D NAND 制造方面所做的努力清楚地表明，随着技术需求的不断发展，科技行业如何继续创造性地创新。

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